SST与UMC完成40nm嵌入式闪存认证，拆解SuperFlash技术难点与应用价值

在半导体行业待久了看到这种新闻会下意识停下来多读两遍。“SST and UMC Qualify Flash Tech on 40-nm Process”一句话浓缩了存储IP厂商和晶圆代工厂之间很长一段时间的双向工程协作。SST做的是嵌入式闪存技术SuperFlashUMC提供40nm逻辑工艺平台两边完成认证等于给下游芯片设计公司开了一条新路在40nm这颗节点上你直接集成经过验证的闪存IP做MCU、做SoC就行不用再自己从头去蹚存储工艺的坑。这篇文章我想从项目本身出发把技术背景、工艺逻辑、认证流程、常见坑点一条条讲透适合搞数字/模拟芯片设计的工程师也适合做MCU和物联网产品的硬件开发者。哪怕你只是路过看到标题看完应该也能明白“40nm上跑通Flash”这件事到底牛在哪、难在哪。1. 项目解读SST与UMC的这次合作到底在做什么1.1 两个主角一次并不简单的“握手”先说清楚两个主角。SST是Silicon Storage Technology老一代工程师对这个名字应该都不陌生。早年它在NOR Flash和EEPROM领域相当有存在感后来归入Microchip旗下但SST品牌和核心技术线一直保留重点业务就是SuperFlash系列嵌入式闪存IP。UMC是头部晶圆代工厂逻辑工艺的量产经验和产能调度能力都非常成熟。这两家放在一起做的是“Foundry工艺 存储IP”的绑定认证。这里有个容易被忽略的点新闻里用的是“Qualify”这个词。在半导体行业Qualify不是一个简单的“流片成功”或“跑出几个芯片”而是指围绕某个工艺平台完成了一整套系统性的验证包括器件特性、可靠性、良率、ESD、封装测试等环节。Qualify之后后端的客户拿到这个IP就不需要再自己承担闪存部分的工艺验证风险可以直接进入集成设计。这个价值在量产项目里是很实在的。另外提一句SST这些年其实在推动一套通用的嵌入式闪存技术规范概念上大致是让不同代工厂、不同工艺节点都能遵循同一套IP设计、验证和交付标准降低整个产业链的碎片化。这次和UMC在40nm上的认证也是这套思路的落地体现。1.2 解决的是真痛点嵌入式闪存的“工艺适配”难题做MCU、做物联网SoC的人都知道芯片里要放一块非易失性存储最常见的选择就是嵌入式Flash。它要存代码、存配置参数、存校准数据掉电不能丢。听起来很简单但做起来有一个长期存在的矛盾逻辑工艺和闪存工艺的“脾气”是完全不一样的。普通逻辑工艺追求的是MOSFET的开关速度、低功耗和越来越小的尺寸而闪存器件需要额外的高压氧化层、浮栅或电荷俘获层、特殊的隧穿结构。如果硬把两种器件放在同一颗芯片里要么牺牲逻辑性能要么增加大量额外掩膜和工序成本大幅上升。早期很多芯片公司会选择“逻辑工艺做核心再外挂一颗独立的Flash”但这会带来封装体积、功耗、通讯带宽等一堆新问题。所以业界的思路一直是让闪存IP去适配主流逻辑工艺用尽量少的额外工序在同一个晶圆上把逻辑电路和非易失存储一起做出来。SST的SuperFlash之所以有市场就是因为它在“工艺兼容性”上做得比较出色。这一次和UMC一起在40nm节点完成认证基本就是把这个思路往前推进了一步。2. 技术层次拆解40nm上的SuperFlash为什么这么难又这么值2.1 SuperFlash的分裂栅结构到底好在哪要理解SuperFlash先要理解传统嵌入式闪存的两条路线。老式叠栅stacked-gate结构就是把浮栅叠在控制栅下方编程和擦除都靠隧穿效应。它的优点是单元面积小、密度高缺点是工艺步骤多、电压高和先进逻辑工艺整合时冲突很大。而SST主推的是分裂栅split-gate结构控制栅和浮栅在沟道上方“分裂”排列编程时并不靠纯粹的隧穿而是利用沟道热电子注入擦除时再通过浮栅到控制栅的隧穿把电荷抽走。分裂栅结构最大的优势是它可以在标准逻辑工艺上“附加”实现额外增加的掩膜层数通常控制在个位数以内而不像一些嵌入方案那样要动逻辑器件的根本。对代工厂来说这意味着可以在既有的成熟工艺线上低成本地添加闪存能力对芯片设计公司来说这意味着可以在一个可靠的基础节点上同时获得逻辑性能和Flash存储不需要为了存代码牺牲整颗SoC的功耗和面积。拿40nm这个节点来说逻辑器件本身的沟道长度已经很短栅氧化层也很薄这种情况下要让闪存单元正常工作必须仔细处理高压产生电路、隔离结构和寄生效应。SST的SuperFlash用了多年的专利技术路线再配合UMC在工艺窗口上的调校才在40nm这颗节点上拿到合格的可靠性和良率表现。这个结果不是天赐的是两边团队在工艺参数、器件结构、测试模型上反复对齐后才有的。2.2 40nm节点的选择逻辑为什么不选28nm也不选55nm很多人会问直接上28nm甚至更先进节点不是更好吗这就涉及到嵌入式闪存这个品类的特殊逻辑。现代SoC追逐先进工艺主要是为了数字逻辑的密度和功耗但闪存IP不是纯粹的“越先进越好”。先从上游看。55nm、65nm这些节点做嵌入式Flash已经很成熟很多车规MCU、工业控制芯片至今还在用因为它们更看重长时间的量产稳定性和可靠性数据积累。但这类节点的逻辑密度有限想做性能更强、SRAM更大、外设更复杂的SoC会感觉瓶颈明显。再往先进走28nm的HKMG高K金属栅工艺对闪存器件的热预算和栅极堆叠提出了很多限制闪存IP的集成成本和难度都会快速上升。40nm这个节点虽然也属于较新的工艺但它的逻辑密度相比65nm有了明显提升同时工艺本身还保留了相对成熟的氧化层和多晶硅方案对嵌入式Flash更友好。在成本端40nm的晶圆价格和开发成本比28nm明显低掩膜层数增加带来的额外开销也在可控范围内。很多中高端MCU、物联网SoC、无线连接芯片逻辑规模不算巨大但需要一定性能、低功耗和中等容量的Flash40nm恰好踩在这个甜点上。SST和UMC选择在这个节点做认证本质上是帮下游客户把“性价比”和“可实现性”同时拿住。2.3 “Qualify”这个词的含金量从工程样品到量产门槛我在文章开头说Qualify不只是流片成功这里再展开说说。一次完整的嵌入式闪存工艺认证覆盖面相当广。可靠性是重头戏。闪存的可靠性常见四项耐久性endurance擦写次数、数据保持retention、读干扰read disturb和编程/擦除干扰。业内NOR Flash常说的规格是10万次擦写、10年数据保持但认证时不会真的等10年而是通过高温加速老化模型来推算。比如在125℃或更高温度下做高温烘烤用Arrhenius模型外推常温下的数据保持能力。这个过程中任何一个批次出现边缘失效都需要回溯到器件结构和工艺参数上去找根因。良率是另一道门槛。即使器件功能正常如果整个晶圆上的闪存单元阈值电压分布过宽或者位线、字线的缺陷密度超标依然不能进入量产。UMC在40nm上有成熟的良率提升经验但嵌入闪存之后等于多了一批全新的测试结构和失效模式要重新跑良率学习。再往下还有ESD、闩锁、封装应力、高低温工作边界这些项目。所以新闻里短短一句话背后其实是几十项测试报告和几百片晶圆的验证数据。3. 实操视角嵌入式Flash IP在40nm上的认证与集成流程3.1 拿到IP之后芯片设计团队要做什么这一节进入偏实操的部分。假设你是一家芯片公司的设计团队负责人看到SST的SuperFlash已经完成UMC 40nm认证决定在新项目里用它接下来面临的流程大概是这样的。第一件事是获取IP文档和模型包。嵌入式Flash IP通常以硬核hard macro方式交付也就是说代工厂或IP厂商会提供版图、时序库.lib、功耗模型、物理验证规则、DRC/LVS结果等一系列签核文件。收到后先别急着集成要先做环境确认设计的电压域、温度范围、目标工艺角是否和IP认证时一致。这里最容易出问题的是工艺角的匹配代工厂给的FF/SS/TT角和IP内部的时序库必须对应上否则后面综合和时序收敛会平白无故多出很多噪声。第二件事是集成。嵌入式Flash IP自带模拟模块电荷泵、高压产生电路、灵敏放大器和数字接口地址锁存、命令状态机、控制逻辑。你需要把它当作一个复杂功能块放进SoC中规划好电源域、地线、隔离环以及数字控制信号的布线。特别要注意电源完整性Flash在编程和擦除瞬间的电流脉冲很大如果电源网络设计不当会造成周边逻辑电压跌落进而导致Flash工作异常。第三件事是物理签核和DFT方案的对接。由于Flash内有高电压和特殊工艺层DRC/LVS规则会比普通逻辑模块苛刻必须有专业版图工程师配合。同时测试策略也要提前想清楚比如是否要做MBISTMemory Built-In Self-Test来覆盖Flash阵列是否保留测试模式让ATE可以单独访问Flash进行生产测试。这些工作如果放到项目后期再补往往会大幅拖累进度。3.2 硅片验证的关键测试项一份现场指南芯片回来后验证Flash绝对不只是“能读写”就完事。我见过不少团队在这一点上吃了亏所以这里整理一份现场测试指南。第一个是编程和擦除的验证。要遍历整个存储阵列确认每一位都能正确写入0和1并测量写入时间、擦除时间的分布。注意不能只看典型条件一定要在低压、高压、低温、高温四条边界各跑一遍。很多擦除问题是在低温下擦除速度变慢在高温下编程过冲引起的窗口偏移这些都需要通过收集“P/E特性曲线”阈值电压分布来判断。第二个是耐久性测试。将一个区域反复擦写比如跑到1万次、5万次、10万次中途定时检查阈值窗口是否收窄、是否有位失效。实践中常见的是“早期失效”和“尾部失效”两个模式早期失效往往指向工艺缺陷或单元设计问题尾部失效多在循环后期出现通常和氧化层损伤累积有关。嵌入式Flash的耐久性规格最终不是看实验室的数据而是要能覆盖量产批次中的分布尾部所以测试样本量也不能太小。第三个是数据保持的加速测试。常规做法是把写好数据的芯片在高温下烘烤比如150℃或者更高温度定期读回数据看有没有位翻转。不同厂商会有自己的加速模型但核心都是借用高温加速电荷流失外推常温下的保持能力。这里有个经验做数据保持测试前先做一次完整的耐久性预处理也就是把芯片先擦写几百几千次再去烘烤这样更接近实际使用场景。第四个是读干扰测试。现代Flash在正常工作模式下绝大多数时间是处于“读”状态的读操作会对未选中的单元产生微弱干扰。如果读干扰累积到一定程度会让某个被反复读取的邻居单元发生电荷变化。测试方法通常是固定地址连续读取数万次然后检查周边数据是否被改写。这个问题在跑代码的MCU里尤其隐蔽因为你可能几个月都不擦写一次Flash但同一段代码地址被反复读取。3.3 一个电压参数的估算示例如何看编程窗口在Flash验证中“编程窗口”是一个至关重要的指标。简单地说编程窗口就是“已编程单元”比如代表0和“未编程单元”代表1之间的阈值电压差。窗口越宽读起来越可靠抗干扰能力越强窗口越窄就越容易出位翻转。实际项目中你会看到类似这样的场景。芯片的Flash编程电荷泵额定输出电压为典型值比如9V但不同温度和工艺角下实际会有漂移。如果电压偏低热电子注入效率下降编程就会不充分已编程单元的阈值电压不够高窗口收窄如果电压过高注入过量阈值可能抬得太高同时加剧器件老化。工程师要做的是通过收集不同电压下的单元阈值分布找出一段“既能让所有位快速写入又能保持足够窗口余量”的电压区间这就是编程窗口的工程定义。这个过程中通常要消耗大量测试时间。对一个大容量Flash阵列一条条去量每个单元的阈值电压会慢得让人崩溃所以业界会用算法快速扫描失效位或者用内置的ADC去采样代表性单元的分布。关键是测试数据的整理方式会影响你能不能在有限时间里看到真实问题。我个人习惯是把失效位直接映射到物理坐标上画成晶圆或阵列热力图很多规律比如集中在某条字线、某个扇区、某个边缘区域一眼就能看出来。4. 避坑指南40nm嵌入式闪存集成中最容易踩的五个坑4.1 坑一周边电路噪声导致编程失败嵌入式Flash编程时内部会有高压切换和较大电流脉冲如果电源网络和普通数字逻辑共用数字电路同时翻转产生的噪声就会耦合到Flash模拟模块里。现象是“大多数芯片工作正常但在某些极端的运行状态下Flash编程偶发失败”。排查这种问题非常耗时间因为它不是必然复现而是概率性的。建议从一开始就把Flash电源域单独规划电源和地引脚独立走线并用足够的去耦电容做稳压。如果项目已经走到测试阶段才发现那就只能靠调整时序、增加软件重试机制来缓解代价会大很多。4.2 坑二温度漂移下的擦除时间窗口擦除操作在Flash里是最“调皮”的环节。擦除是靠隧穿把电子从浮栅抽走它对氧化层质量、电压、温度都非常敏感。低温下擦除会变慢高温下擦除可能变得过于剧烈出现过度擦除over-erase。过度擦除的单元会变成耗尽型读的时候会干扰其他位。40nm这种先进节点上单元尺寸小电荷量少整个擦除窗口比老工艺更窄。设计系统时一定要保留擦除脉冲的闭环检测机制也就是说擦除到一定程度要自动停下而不是死板地打固定数量的脉冲。4.3 坑三时序库与代工厂模型版本不匹配这个坑听起来很基础但在真实项目中重复出现的频率极高。IP厂商在初始发布时用的库可能是某个beta版本而设计团队拿到的其他IP或者数字流程里用的是另一个版本。两条来源不匹配综合工具和时序分析工具算出来的余量就会出现偏差。更隐蔽的是PVT角定义不一致比如一个IP的库文件里“慢速角”用0.9V定义而另一个模块的库用0.9V±10%的定义floorplan后很难发现。所以在项目启动时必须做一次“环境一致性检查”把所有库文件、模型版本、属性描述从头到尾清点一遍。4.4 坑四量产测试中的Flash测试时间过长Flash在生产测试中不是一个“点一下就能测完”的器件。它要先擦除、再编程、再读出比对一个流程下来大容量Flash可能要耗费几秒甚至更长时间。对量产来说测试时间是直接成本。很多团队在试产阶段不觉得有问题等量一上来发现测试机台成为瓶颈。解决方案一般有几种优化测试算法比如用并行编程模式同时编程多个字节或者在ATE上复用嵌入式内核进行自测试减少外部交互再就是把部分测试项转移到系统级测试SLT中。还有一招是软件层做“烧录优化”但那是方案公司的活芯片设计阶段能做的就是合理安排测试向量。4.5 常见问题速查表我把上面这些坑整理成一个速查表方便后面做方案评审时参照。问题现象可能原因排查方向设计阶段对策编程偶发失败电源噪声耦合抓取电源波形检查Flash电源域隔离独立电源域加强去耦低温擦除变慢隧穿效率下降做温度扫描观察擦除时间分布增加闭环擦除算法高温下过度擦除擦除脉冲过宽阈值分布检查动态擦除脉冲控制时序违例库版本不匹配在线检查工具报告统一库版本和环境变量量产测试超时大容量Flash测试向量过长统计ATE测试时间分布并行测试、MBIST、SLT分流4.6 还有一个容易忽略的点代码存储与OTA的折中这个点和纯芯片设计团队有关也和应用方案高度相关。嵌入式Flash容量通常不会特别大几兆字节已经算比较大了。40nm的SoC往往要跑更复杂的协议栈和算法Flash容量规划时要考虑代码膨胀率。如果后期要支持OTA空中升级Flash需要的空间会明显增加因为要放两份镜像来做安全回滚。如果等项目量产后才发现容量不够那基本是无解的。做产品规划时一定要和软件团队一起把未来两三年的代码形态估算进去。5. 产业链影响以及我个人的一些判断5.1 对MCU和物联网芯片开发者的直接影响这次认证落地后最直接的受益者是做中高端MCU和物联网SoC的团队。以前要在40nm这颗节点上做嵌入式Flash选择其实不算多很多团队只能退回到65nm或55nm做产品性能和功耗上会打折扣。现在SST的SuperFlash明确跑通UMC 40nm工艺下游设计公司面对的选择就清晰多了要性能、要低功耗、要中等Flash容量可以在40nm这颗节点上做文章。对MCU厂商来说这也意味着产品迭代路径更顺滑。老产品可能在90nm或65nm节点升级到40nm后数字逻辑部分面积缩小功耗降低Flash部分又有经过认证的IP可用整体竞争力自然提升。尤其是电池供电的物联网设备对功耗敏感40nm节点的低功耗版本配合嵌入式Flash可以把待机电流和动态功耗同时压下来。5.2 这套“IP代工”组合模式后面还能怎么用从行业角度看SST和UMC这种组合模式其实可以复制。嵌入式非易失存储不只是Flash还有RRAM、MRAM这些新型存储技术它们同样面临“主工艺不兼容”的问题。SST选择在40nm上做深而不是盲目往28nm以下冲说明其对市场节奏的判断是稳健的。后续如果汽车电子对高可靠性存储的需求继续增长这套经过认证的40nm方案在车规MCU上也有很大想象空间毕竟车规产品对工艺成熟度和可靠性数据积累的要求极高。我更想说的是对工程师个人来说这类新闻提醒我们“工艺认证”这四个字里真正的壁垒不是某一颗芯片流片成功而是一整套数据、方法和经验。你今天看懂了这个合作明天看到其他存储IP在某个节点上宣布认证就能用同一套逻辑去判断它的价值闪存结构是什么类型、增加了多少层掩膜、认证覆盖了哪些可靠性项目、代工厂有没有量产经验。所有这些判断依据都可以从这篇拆解里的底层逻辑延伸出去。我自己在多年前也经历过一次嵌入式Flash的“工艺认证之痛”当时为了一个数据保持的失效问题前后折腾了将近两个月最后才发现是某一层工艺的厚度波动超出规格表显示的范围。那次之后我养成了一个习惯面对任何一个IP或者工艺节点先问“它的可靠性数据是怎么测出来的”而不是只看“它宣布成功”。这次SST和UMC的新闻最值得看的也正是那些藏在Qualify背后的细节。希望这篇拆解能帮你把新闻背后的工程含量看透。